一、定义和区别
旁路（bypass）电容：是把输入信号中的高频成分作为滤除对象；
去耦（decoupling）电容：也称退耦电容，是把输出信号的干扰作为滤除对象。
旁路：是指给信号中的某些有害部分提供一条低阻抗的通路。电源中高频干扰是典型的无用成分，需要将其在进入目标芯片之前提前干掉
退耦（Decouple）：当芯片内部进行开关动作或输出发生变化时，需要瞬时从电源线上抽取较大电流，该瞬时的大电流可能导致电源线上电压的降低，从而引起对自身和其他器件的干扰。为了减少这种干扰，需要在芯片附近设置一个储电的“小水池”以提供这种瞬时的大电流能力。
去耦电容和旁路电容都是起到抗干扰的作用，电容所处的位置不同，称呼就不一样了。
高频旁路电容一般比较小，根据谐振频率一般是0.1u，0.01u等，而去耦合电容一般比较大，是10u或者更大。
二、作用
去耦电容主要有2个作用：（1）去除高频信号干扰；（2）蓄能作用；（而实际上，芯片附近的电容还有蓄能的作用，这是第二位）
高频器件在工作的时候，其电流是不连续的，而且频率很高，而器件VCC到总电源有一段距离，即便距离不长，在频率很高的情况下，阻抗Z=i*wL+R，线路的电感影响也会非常大，会导致器件在需要电流的时候，不能被及时供给。而去耦电容可以弥补此不足。这也是为什么很多电路板在高频器件VCC管脚处放置小电容的原因之一（在vcc引脚上通常并联一个去耦电容，这样交流分量就从这个电容接地。）
所谓的耦合：是在前后级间传递信号而不互相影响各级静态工作点的元件 有源器件在开关时产生的高频开关噪声将沿着电源线传播。去耦电容的主要功能就是提供一个局部的直流电源给有源器件，以减少开关噪声在板上的传播和将噪声引导到地。 从电路来说，总是存在驱动的源和被驱动的负载。如果负载电容比较大，驱动电路要把电容充电、放电，才能完成信号的跳变，在上升沿比较陡峭的时候，电流比较大，这样驱动的电流就会吸收很大的电源电流，由于电路中的电感，电阻（特别是芯片管脚上的电感，会产生反弹），这种电流相对于正常情况来说实际上就是一种噪声，会影响前级的正常工作。这就是耦合。 去耦电容就是起到一个电池的作用，满足驱动电路电流的变化，避免相互间的耦合干扰。
三、去耦电容的频率——为什么用的是0.1uf 大小的电容，这个值有没有要求？
有源器件在开关时产生的高频开关噪声将沿着电源线传播。去耦电容的主要功能就是提供一个局部的直流电源给有源器件，以减少开关噪声在板上的传播和将噪声引导到地。
去耦电容在集成电路电源和地之间有两个作用：一方面是本集成电路的蓄能电容，另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容值是0.1μF。这个电容的分布电感的典型值是5nH。0.1μF的去耦电容有5nH的分布电感，它的并行共振频率大约在7MHz左右，也就是说，对于10MHz以下的噪声有较好的去耦效果，对40MHz以上的噪声几乎不起作用。1nF、10nF的电容，并行共振频率在20MHz以上（注意网上都是1uF、10uF共振频率为2M或20兆——误人子弟，本文在此更正！），去除高频噪声的效果要好一些。每10片左右集成电路要加一片充放电电容，或1个蓄能电容，可选10μF左右。最好不用电解电容，电解电容是两层薄膜卷起来的，这种卷起来的结构在高频时表现为电感。要使用钽电容或聚碳酸酯电容。去耦电容的选用并不严格，其电容值可按C=1/F来计算，即10MHz取0.1μF，100MHz取0.01μF。
关于电容谐振频率网上都是结论，下面给出谐振频率的推算：
f=1/(2*pi*sqrt(LC))=1/（(2*3.14*sqrt(LC)=0.159/sqrt(LC)，因为电容的分布电感5nH，故简化为：
f=1/(2*pi*sqrt(LC))=0.159/sqrt(5*10-9*C)=0.022487/(sqrt(C)*10-4)
当C=0.1uF：f=0.022487/sqrt(0.1*10-6)*10-4)=0.022487/0.03162*10-3=2.2487/(3.162*10-7)=0.7116/10-7=7.116MHz
当C=1nF：f=0.022487/sqrt(1*10-9)*10-4)=0.022487/(sqrt(10-2)*sqrt(0.1*10-6)*10-4)=10*7.116MHz
由上：电容由0.1uf到1nf减小100倍，通过谐振公式f=1/(2*pi*sqrt(LC))可得出，谐振频率变为原理的10倍，当C由0.1uF变为10nF减小10倍时，谐振频率变为原来的3倍21MHz，即：当电容的分布电感为5nH时：1uF谐振频率7MHz，10nF谐振频率为21MHz，1nF谐振频率为71MHz！
简单总结——去耦电容和旁路电容都是起到抗干扰的作用。对于同一电路来说，旁路电容是把输入信号中的高频噪声作为滤除对象，把前级携带的高频杂波滤除，而去耦电容也称退耦电容，是把输出信号的干扰作为滤除对象。去耦电容用在放大电路中不需要交流的地方，用来消除自激，使放大器稳定工作。
为什么IC需要自己的去耦电容？为了保证高频输入和输出。
每个集成电路(IC)都必须使用电容将各电源引脚连接到器件上的地，原因有二：防止噪声影响其本身的性能，以及防止它传输噪声而影响其它电路的性能。
电力线就像天线一样，可能会拾取其它地方的高频(HF)噪声，然后通过电场、磁场、电磁场和直接传导等方式耦合到系统中。电源端的高频噪声会影响许多电路的性能，因此，必须将IC电源上存在的任何高频噪声短接到地。为实现将高频噪声短接，我们不能使用导体，因为它会造成直流短路，烧毁保险丝，但可以使用电容(通常为1nF至100nF)，它不仅能隔直，而且能实现高频噪声的短路连接。
1cm导线或PC走线具有大约8nH的电感(5Ω、100MHz时)，很难形成短路所以用作高频短路的电容必须具有较短的引线和PCB走线，因此，各电源电容必须非常靠近它去耦的IC的两个引脚。选择内部电感较低的电容也很重要，通常使用陶瓷电容。
许多IC中的电路会在电源端产生高频噪声，这种噪声也必须通过跨接在电源上的电容进行短路，以免破坏系统的其它部分。同样，引线和PC走线的长度至关重要：一方面，长引线会充当电感，使短路不够理想；另一方面，长导体会充当天线，通过电场、磁场和电磁场等方式将高频噪声传输到系统的其它部分。
因此，每个IC的每个电源引脚都应通过电感非常低的电容连接到IC的地引脚，地引脚可能有多个，必须利用较宽的低电感PC走线将所有地引脚接合在一起，使之成为单个低阻抗等电位星型接地点，这一点非常重要。
四、PCB板中去耦电容的分类
去耦电容在补偿集成片或电路板工作电压跌落时能起到储能作用。它可以分成整体的、局部的和板间的三种。整体去耦电容又称旁路电容，它工作于低频（<1MHz）范围状态，为整个电路板提供一个电流源，补偿电路板工作时产生的ΔI噪声电流，保证工作电源电压的稳定，电路板整体去耦电容的大小最好是PCB上所有负载电容和的50~100倍，应放置在紧靠PCB外接电源线和地线的地方，印制线密度很高的地方。这不仅不会减小低频去耦，而且还会为PCB上布置关键性的印制线提供空间。
1、局部去耦电容有作用：
第一，出于功能上的考虑：通过电容的充放电使集成片得到的供电电压比较平稳，不会由于电压的暂时跌落导致集成片功能受到影响；
第二，出于EMC考虑：为集成片的瞬变电流提供就近的高频通道，使电流不至于通过环路面积较大的供电线路，从而大大减小向外的辐射噪声。同时由于各集成片拥有自己的高频通道，相互之间没有公共阻抗，抑止了其阻抗耦合。局部去耦电容安装在每个集成片的电源端子和接地端子之间，并尽量靠近集成片。
2、板间去耦电容：
板间去耦电容是指电源层和接地层之间的电容，它是高频率时去耦电流的主要来源，板间电容可以通过增加电源层和接地层间面积来增大。在PCB中，一些接地面可以布到了电源层，移去这些接地面，用电源隔离区代之，可以增加板间电容。
在直流电源回路中，负载的变化会引起电源噪声。例如在数字电路中，当电路从一个状态转换为另一种状态时，就会在电源线上产生一个很大的尖峰电流，形成瞬变的噪声电压。配置去耦电容可以抑制因负载变化而产生的噪声，是印制电路板的可靠性设计的一种常规做法，好的高频去耦电容可以去除高到1GHz的高频成分。陶瓷片电容或多层陶瓷电容的高频特性较好。设计印制线路板时，每个集成电路的电源、地之间都要加一个去耦电容。去耦电容有两个作用：一方面是本集成电路的蓄能电容，提供和吸收该集成电路开门关门瞬间的充放电能；另一方面旁路掉该器件的高频噪声。
3、去耦电容的配置原则如下：
1、电源分配滤波电容
电源输入端跨接一个10μF~100μF的电解电容器，如果印制电路板的位置允许，采用以上的电解电容器的抗干扰效果会更好。1nF,10nF电容，并行共振频率在20MHz以上，去除高频率噪声的效果要好一些。在电源进入印制板的地方和一个1nF或10nF的去高频电容往往是有利的，即使是用电池供电的系统也需要这种电容。
2、芯片配置去耦电容
为每个集成电路芯片配置一个0.01μF的陶瓷电容器。数字电路中典型的去耦电容为0.1μF的去耦电容有5nH分布电感，它的并行共振频率在7MHz左右，也就是说对于10MHz以下的噪声有较好的去耦作用，对40MHz以上的噪声几乎不起作用。如遇到印制电路板空间小而装不下时，可每4~10个芯片配置一个1nF~10nF钽电解电容器，这种器件的高频阻抗特别小，在500kHz~20MHz范围内阻抗小于1μF~10μF而且漏电流很小（0.5μA以下）。去耦电容值的选取并不严格，可按C=1/f计算，即10MHz取0.1μF。对微控制器构成的系统，取0.1μF~0.01μF之间都可以。
3、必要时加蓄放电容
每10片左右的集成电路要加一片充放电电容，或称为蓄放电容，电容大小可选10μF。通常使用的大电容为电解电容，但是在滤波频率比较高时，最好不用电解电容，电解电容是两层薄膜卷起来的，这种卷起来的结构在高频时表现为电感，最好使用钽电容或聚碳酸酯电容。
良好与糟糕 PCB 板面布局的对比
除了使用去耦电容器外，还要在去耦电容器、电源和接地端之间采取较短的低阻抗连接。 将良好的去耦合板面布局与糟糕的布局进行了对比。应始终尝试着让去耦合连接保持较短的距离，同时避免在去耦合路径中出现通孔，原因是通孔会增加电感。大部分产品说明书都会给出去耦合电容器的推荐值。如果没有给出，则可以使用 0.1uF。
4、PCB布板时去耦电容的摆放问题：去耦电容就近摆放(（寄生的回路电感小且去耦半径小）
电容的去耦半径
电容去耦的一个重要问题是电容的去耦半径。大多数资料中都会提到电容摆放要尽量靠近芯片，多数资料都是从减小回路电感的角度来谈这个摆放距离问题。确实，减小电感是一个重要原因，但是还有一个重要的原因大多数资料都没有提及，那就是电容去耦半径问题。如果电容摆放离芯片过远，超出了它的去耦半径，电容将失去它的去耦的作用。
理解去耦半径最好的办法就是考察噪声源和电容补偿电流之间的相位关系。当芯片对电流的需求发生变化时，会在电源平面的一个很小的局部区域内产生电压扰动，电容要补偿这一电流（或电压），就必须先感知到这个电压扰动。信号在介质中传播需要一定的时间，因此从发生局部电压扰动到电容感知到这一扰动之间有一个时间延迟。同样，电容的补偿电流到达扰动区也需要一个延迟。因此必然造成噪声源和电容补偿电流之间的相位上的不一致。
特定的电容，对与它自谐振频率相同的噪声补偿效果最好，我们以这个频率来衡量这种相位关系。设自谐振频率为f，对应波长为λ，补偿电流表达式可写为：
当扰动区到电容的距离达到λ/4时，补偿电流的相位为π，和噪声源相位刚好差180度，即完全反相。此时补偿电流不再起作用，去耦作用失效，补偿的能量无法及时送达。为了能有效传递补偿能量，应使噪声源和补偿电流的相位差尽可能的小，最好是同相位的。距离越近，相位差越小，补偿能量传递越多，如果距离为0，则补偿能量百分之百传递到扰动区。这就要求噪声源距离电容尽可能的近，要远小于λ/4。实际应用中，这一距离最好控制在λ/40-λ/50之间，这是一个经验数据。
例如：0.001uF陶瓷电容，如果安装到电路板上后总的寄生电感为1.6nH，那么其安装后的谐振频率为125.8MHz，谐振周期为7.95ps。假设信号在电路板上的传播速度为166ps/inch，则波长为47.9英寸。电容去耦半径为47.9/50=0.958英寸，大约等于2.4厘米。
本例中的电容只能对它周围2.4厘米范围内的电源噪声进行补偿，即它的去耦半径2.4厘米。不同的电容，谐振频率不同，去耦半径也不同。对于大电容，因为其谐振频率很低，对应的波长非常长，因而去耦半径很大，这也是为什么我们不太关注大电容在电路板上放置位置的原因。对于小电容，因去耦半径很小，应尽可能的靠近需要去耦的芯片，这正是大多数资料上都会反复强调的，小电容要尽可能近的靠近芯片放置。
5、去耦电容的容值计算和布局布线
有源器件在开关时产生的高频开关噪声将沿着电源线传播。去耦电容的主要功能就是提供一个局部的直流电源给有源器件，以减少开关噪声在板上的传播， 和将噪声引导到地。
去耦电容的容值计算
去耦的初衷是：不论IC对电流波动的规定和要求如何都要使电压限值维持在规定的允许误差范围之内。
使用表达式：C⊿U=I⊿t
由此可计算出一个IC所要求的去耦电容的电容量C。
注：⊿U是实际电源总线电压所允许的降低，单位为V。I是以A（安培）为单位的最大要求电流；⊿t是这个要求所维持的时间。
某公司推荐的去耦电容容值计算方法：推荐使用远大于1/m乘以等效开路电容的电容值。
此处m是在IC的电源插针上所允许的电源总线电压变化的最大百分数，一般IC的数据手册都会给出具体的参数值。
等效开路电容定义为：C=P/(f·U^2)
式中：
P——IC所耗散的总瓦数；U——IC的最大DC供电电压；f——IC的时钟频率。
一旦决定了等效开关电容，再用远大于1/m的值与它相乘来找出IC所要求的总去耦电容值。然后还要把结果再与连接到相同电源总线电源插针的总数相除，最后求得安装在每个连接到电源总线的所有电源插针附近的电容值。
去耦电容选择不同容值组合的原因：
在去耦电容的设计上，通常采用几个不同容值（通常相差二到三个数量级，如0.1uF与10uF），基本的出发点是分散串联谐振以获得一个较宽频率范围内的较低阻抗。
电容谐振频率的解释：
由于焊盘和引脚的原因，每个电容都存在等效串联电感（ESL），因此自身会形成一个串联谐振电路，LC串联谐振电路存在一个谐振频率，随着电力的频率不同，电容的特性也随之变化，在工作频率低于谐振频率时，电容总体呈容性，在工作频率高于谐振频率时，电容总体呈感性，此时去耦电容就失去了去耦的效果，如下图所示。因此，要提高串联谐振频率，就要尽可能降低电容的等效串联电感。
电容的容值选择一般取决于电容的谐振频率。
不同封装的电容有不同的谐振频率，下表列出了不同容值不同封装的电容的谐振频率：
需要注意的是数字电路的去耦，低的ESR值比谐振频率更为重要，因为低的ESR值可以提供更低阻抗的到地通路，这样当超过谐振频率的电容呈现感性时仍能提供足够的去耦能力。
降低去耦电容ESL的方法：
去耦电容的ESL是由于内部流动的电流引起的，使用多个去耦电容并联的方式可以降低电容的ESL影响，而且将两个去耦电容以相反走向放置在一起，从而使它们的内部电流引起的磁通量相互抵消，能进一步降低ESL。（此方法适用于任何数目的去耦电容，注意不要侵犯DELL公司的专利）
IC去耦电容的数目选择
在设计原理图的时候，经常遇到的问题是为芯片的电源引脚设计去耦电容，上面已经介绍了去耦电容的容值选择，但是数目选择怎么确定呢？理论上是每个电源引脚最好分配一个去耦电容，但是在实际情况中，却经常看到去耦电容的数目要少于电源引脚数目的情况，如freescale提供的iMX233的PDK原理图中，内存SDRAM有15个电源引脚，但是去耦电容的数目是10个。
去耦电容数目选择依据：
在布局空间允许的情况下，最好做到一个电源引脚分配一个去耦电容，但是在空间不足的时候，可以适当削减电容的数目，具体情况应该根据芯片上电源引脚的具体分布决定，因为厂家在设计IC的时候，经常是几个电源引脚在一起，这样可以共用去耦电容，减少去耦电容的数目。
电容的安装方法/电容的摆放
对于电容的安装，首先要提到的就是安装距离。容值最小的电容，有最高的谐振频率，去耦半径最小，因此放在最靠近芯片的位置。容值稍大些的可以距离稍远，最外层放置容值最大的。但是，所有对该芯片去耦的电容都尽量靠近芯片。另外的一个原因是：如果去耦电容离IC电源引脚较远，则布线阻抗将减小去耦电容的效力。
还有一点要注意，在放置时，最好均匀分布在芯片的四周，对每一个容值等级都要这样。通常芯片在设计的时候就考虑到了电源和地引脚的排列位置，一般都是均匀分布在芯片的四个边上的。因此，电压扰动在芯片的四周都存在，去耦也必须对整个芯片所在区域均匀去耦。
电容的安装
在安装电容时，要从焊盘拉出一小段引出线，然后通过过孔和电源平面连接，接地端也是同样。放置过孔的基本原则就是让这一环路面积最小，进而使总的寄生电感最小。图16显示了几种过孔放置方法。
第一种方法从焊盘引出很长的引出线然后连接过孔，这会引入很大的寄生电感，一定要避免这样做，这时最糟糕的安装方式。
第二种方法在焊盘的两个端点紧邻焊盘打孔，比第一种方法路面积小得多，寄生电感也较小，可以接受。
第三种在焊盘侧面打孔，进一步减小了回路面积，寄生电感比第二种更小，是比较好的方法。
第四种在焊盘两侧都打孔，和第三种方法相比，相当于电容每一端都是通过过孔的并联接入电源平面和地平面，比第三种寄生电感更小，只要空间允许，尽量用这种方法。
最后一种方法在焊盘上直接打孔，寄生电感最小，但是焊接是可能会出现问题，是否使用要看加工能力和方式。
推荐使用第三种和第四种方法。
需要强调一点：有些工程师为了节省空间，有时让多个电容使用公共过孔。任何情况下都不要这样做。最好想办法优化电容组合的设计，减少电容数量。
由于印制线越宽，电感越小，从焊盘到过孔的引出线尽量加宽，如果可能，尽量和焊盘宽度相同。这样即使是0402封装的电容，你也可以使用20mil宽的引出线。引出线和过孔安装如图17所示，注意图中的各种尺寸。
综上所述，
在选择去耦电容时，需要考虑的因素有电容的ESR、ESL值，谐振频率，布局时要注意根据IC电源引脚的数目和周围布局空间决定去耦电容数目，根据去耦半径决定具体的布局位置。
另：
所有考虑的出发点都是为了降低电源地之间的感抗（满足电源最大容抗的条件下），在有瞬时大电流流过电源系统时，不至于产生大的噪声干扰芯片的电源地引脚。选用常见的有两种方法计算所需的电容：
简单方法：由输出驱动的变化计算所需退耦电容的大小；
复杂方法：由电源系统所允许的最大的感抗计算退耦电容的大小。
我们假设一个模型，在一个Vcc＝3.3V的SRAM系统中，有36根输出数据线，单根数据线的负载为Cload＝30pF（相当的大了），输出驱动需要在Tr＝2ns（上升时间）内将负载从0V驱动到3.3V，该芯片资料里规定的电源电压要求是3.3V＋0.3V/-0.165V。
可以看出在SRAM的输出同时从0V上升到3.3V时，从电源系统抽取的电流最大，我们选择此时计算所需的退耦电容量。我们采用第一种计算方法进行计算，单根数据线所需要的电流大小为：
I＝Cload×（dV/dt）＝30pF×（3V/2ns）=45mA;
36根数据线同时翻转时的电流大小为Itot＝45mA×36＝1.62A。芯片允许的供电电压降为0.165V，假设我们允许该芯片在电源线上因为SSN引入的噪声为50mV，那么所需要的电容退耦电容为：
C＝I×（dt/dV）＝1.62A×（2ns/50mV）=64nF；
从标准容值表中选用两个34nF的电容进行并联以完成该值，正如上面提到的退耦电容的选择在实际中并不是越大越好，因为越大的电容具有更大的封装，而更大的封装可能引入更大的ESL，ESL的存在会引起在IC引脚处的电压抖动（Glitching），这个可以通过V＝L×（di/dt）公式来说明，常见贴片电容的L大约是1.5nH，那么V＝1.5nH×（1.62A/2ns）=1.2V，考虑整个Bypass回路的等效电感之后，实际电路中glitch会小于该值。通过前人做的一些仿真的和经验的数据来看，退耦电容上的Glitch与同时驱动的总线数量有很大关系。
因为ESL在高频时觉得了电源线上的电流提供能力，我们采用第二种方法再次计算所需的退耦电容量。这中方法是从Board Level考虑单板，即从Bypass Loop的总的感抗角度进行电容的计算和选择，因此更具有现实意义，当然需要考虑的因素也就越多，实际问题的解决总是这样，需要一些折中，需要一点妥协。
同样使用上面的假设，电源系统的总的感抗最大：
Xmax＝（dV/dI）＝0.05/1.62=31m欧；
在此，需要说明我们引入的去耦电容是为了去除比电源的去耦电容没有滤除的更高频率的噪声，例如在电路板级参数中串联电感约为Lserial＝5nH，那么电源的退耦频率：
Fbypass＝Xmax/(2pi×Lserial)＝982KHz，这就是电源本身的滤波频率，当频率高于此频率时，电源电路的退耦电路不起作用，需要引入芯片的退耦电容进行滤波。另外引入另外一个参数——转折点频率Fknee，该频率决定了数字电路中主要的能量分布，高于该频率的分量认为对数字电路的上升沿和下降沿变化没有贡献。在High-Speed Digital Design:A Hand Book of Black Magic这本书的第一章就详细的讨论了该问题，在此不进行详细说明。只是引入其中推倒的公式：
Fknee＝（1/2×Tr）＝250MHz，其中Tr＝2ns；
可见Fknee远远大于Fbypass，5nH的串联电感肯定是不行了。那么计算：
Ltot＝Xmax/(2pi×Fknee)＝(Xmax×Tr/pi)=19.7pH;
如前面提到的常见的贴片电容的串联电感在1.5nH左右，所需要的电容个数是：
N＝（Lserial/Ltot）=76个，另外当频率降到Fbypass的时候，也应该满足板级容抗需要即：
Carray=(1/（2pi×Fbypass×Xmax）)＝5.23uF；
Celement=Carray/N=69nF;
如果单板上还有其他器件同时动作，那么需要更多的电容呢!如果布不下，只能选择其他具有更小电感值的电容了。
电容选择上都采用的MLCC的电容进行退耦，常见的MLCC的电容因为介质的不同可以进行不同的分类，可以分成NPO的第一类介质，X7R和Z5V等的第二、三类介质。EIA对第二、三类介质使用三个字母，按照电容值和温度之间关系详细分类为：
第一个数字表示下限类别温度：
X：－55度；Y：－30度；Z：＋10度
第二个数字表示上限温度：
4：＋65度；5：＋85度；6：105度；7：125度；8：150度；
第三个数字表示25度容量误差：
P：＋10％/-10％；R：＋15％/-15％；S：＋22％/-22％；
T：＋22％/-33％；U：＋22％/-56％；V：＋22％/-82％
例如我们常见的Z5V，表示工作温度是10度～85度，标称容量偏差＋22％/-82％，就这玩意儿我们还大用特用啊。
介质性能好的电容容量做不大，容量大的介质常量不好，生活啊，你怎么总是这么矛盾啊！尤其重要的一点是MLCC电容提供的电容值都是指静电容量，表示电容在很低的电压下测试得到的电容量，当电容的两端的直流电压在不超过电容耐压下加大时电容量将急剧下降，例如在某耐压16V 的MLCC电容的测试数据中有：
0V－－>100%，8V——>86%，12V——>68%，16V——55％。
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